Op 8 oktober 2019 vond de 21 editie van het Design Automation & Embedded Systems Event in Van der Valk Hotel in Eindhoven plaats. Tijdens het jaarlijkse D&E Event heeft Frank de Bont een lezing gegeven over Static Timing Analysis in a nutshell.
Met de complexiteit en grootte van FPGA‘s lopen ook de ontwikkeltijden aanzienlijk op. Veel van de ontwikkeling tijd van de FPGA wordt besteed aan verificatie. Het hele verificatie proces bestaat uit diverse stappen. Onderdelen die onder andere in het verificatie proces aanbod komen zijn timing analyse, interne en externe simulatie en in-systeem testen.
Static timing analyse (STA) is een methode voor het berekenen van de verwachte timing van een digitaal circuit zonder dat er een simulaties van het volledige circuit is vereist. Iedere stap in een ontwerp moet worden geanalyseerd met betrekking tot tijdspecificaties. Door STA kunnen tijd gerelateerde fouten sneller en eenvoudiger worden ontdekt.
In de presentatie wordt uitgelegd hoe STA werkt. Ook wordt er aandacht besteed aan klok domein crossing en wordt er uitlegt wanneer een gegenereerde en/of virtuele klok moet worden gebruikt. Een zeer nuttige presentatie voor niet alleen beginnende ontwikkelaars.
Deze presentatie is nu te downloaden:
“Static Timing Analysis in a nutshell”
Voor meer informatie kunt u altijd contact met ons opnemen.
